Les systèmes de communication et les systèmes informatiques nouvelle génération prendront en charge des flux de données atteignant des dizaines de gigabits par seconde. La plupart adopteront des processeurs et des jeux de puces de sérialiseur/désérialiseur (SERDES) fonctionnant à des fréquences d’horloge dépassant la plage des gigahertz. Les topologies de bus parallèles classiques ont atteint leurs limites en termes de largeur de bande. Alors que les bus parallèles gagnent en largeur, la complexité et le coût de routage des circuits imprimés augmentent de façon exponentielle. Des canaux série à grande vitesse ont apporté une solution au décalage grandissant entre les lignes de données et d’horloge sur les architectures de bus parallèles. Les dernières architectures de bus séries ont rapidement remplacé les architectures de bus parallèles classiques dans les systèmes numériques à grande vitesse. Les ingénieurs adoptent divers protocoles d’interconnexion en série en gigabits avec une horloge intégrée pour simplifier le câblage et augmenter la largeur de bande par canal.