Los sistemas de comunicación y de computación de última generación manejarán flujos de datos que llegarán de decenas de gigabits por segundo. Muchos de ellos adoptarán procesadores y conjuntos de chipsets serializadores/deserializadores (SERDES) que funcionen a frecuencias de reloj que excedan el rango del gigahercio. La topología de bus en paralelo tradicional ha llegado al límite del ancho de banda. A medida que los buses en paralelo se ensanchan, la complejidad y el coste del encadenamiento de las placas de circuito impreso (PCB) crecerá exponencialmente. Los canales de alta velocidad en serie han surgido como solución al creciente sesgo entre datos y líneas de reloj en las arquitecturas de bus en paralelo. Las arquitecturas de bus en serie más recientes han reemplazado rápidamente las tradicionales en paralelo en sistemas digitales de alta velocidad. Los ingenieros están adoptando diversos protocolos de interconexión serie gigabit con reloj integrado para simplificar el cableado e incrementar el ancho de banda por canal.